“芯”原創——No。 15

行將就木之時，枯樹逢春之即。

文 I 十巷

報道 I 芯潮IC

ID I xinchaoIC

最近一段時間以來，摩爾定律一直處於“薛定諤的摩爾定律”狀態，在英偉達和英特爾這兩個行業巨頭的講話中，更是在“死了”和“沒死”之間反覆橫跳。

摩爾定律是否已經走到盡頭，是近10年來一直被討論的話題。

1965年起初，戈登摩爾表示積體電路上可容納的元器件數量約18個月便會增加一倍，後在1975年將這一定律修改為單位面積晶片上的電晶體數量每兩年能實現翻番。

這便是影響後世至今的“摩爾定律”。

作為半導體行業的“黃金定律”，摩爾定律一直指導著晶片開發。但是隨著晶片工藝升級速度的放緩和成本的快速提升，圍繞在這一定律身上的爭議不斷擴大。

面對摩爾定律的“信任危機”，英特爾CEO帕特·基辛格表示，至少在未來十年裡，摩爾定律“依然有效”。

而英偉達創始人黃仁勳卻表達了截然相反的觀點。黃仁勳在一場採訪中表示，對於晶片行業來說，以類似成本實現兩倍業績預期已成為過去，蠻力加電晶體的方法和摩爾定律的進步基本上已經走到了盡頭，“摩爾定律結束了”。

兩大晶片巨頭對於摩爾定律的分歧，展現了當下晶片行業對於技術演進方向的不確定性。即便實現了電晶體堆積數量的增加，但是成本的飆升開始讓越來越多的企業停下對先進製程的追逐，思考摩爾定律本身的合理性。

對此，業界也開始向更多方向進行探索，新架構、新整合、新裝置、新材料逐漸成為顛覆創新的焦點，透過拓展新的技術路線來提升晶片效能，為摩爾定律尋找“續命”的新方法。

01GAA架構

如今最先進的晶片製程已經達到5nm，藉助於EUV光刻等先進技術，頭部公司還在向3nm甚至更小的節點演進。

近兩年是臺積電與三星競爭最激烈的兩年，在先進製程上打得不可開交。

臺積電南京廠總經理羅鎮求曾表示：“目前為止，我們認為3nm、2nm，甚至1nm都沒有什麼太大問題。”。可如果嚴格按照摩爾定律，臺積電應當在2020年第二季度量產5nm，今年6月份就應該看見3nm的量產。

三星則更加激進，每隔幾個月就發表一篇論文，聲稱再次突破了摩爾定律的顛覆性技術。

但現實是，兩邊的預期都沒有得到兌現。

臺積電、三星、IBM、英特爾各節點電晶體密度對比圖（圖源：電子時報）

儘管晶片製造商在先進製程上有所放緩，但在電晶體縮放技術上進一步探索，

例如採用新一代GAA工藝，成為“延續摩爾定律”的主要方法之一。

GAA——（Gate-All-Around FET），又稱全環柵場效應電晶體，是一種電晶體搭建的結構方式，是用柵極包住兩邊的溝槽鰭片的結構，被認為是“延續摩爾定律的關鍵技術”。

與此前使用FinFET的晶片相比，新產品採用芯片面積更小、電耗減少、效能提升的GAA技術，在技術層面意義重大。為了追趕臺積電，三星電子在2020年就全力投入GAA架構，旨在3nm節點超越臺積電（臺積電目前計劃2nm節點上才匯入GAA架構）。

臺積電工藝製程演進圖（圖源：臺積電）

回顧電晶體的演化歷程，半個世紀以來，電晶體持續透過按照摩爾定律不斷縮放特徵尺寸，降低製造成本，並提高電路效能，電晶體技術經過了Planar FET到FinFET再到GAAFET的過程。

 Planar FET：

傳統的平面電晶體（planar FET）是透過將柵電極放置在溝道區的頂部來形成的，從而有效地使器件在二維平面中導電。

FinFET：

隨著柵極長度的增加，溝道電荷的柵極可控性受到了限制。因此引入了 FinFET 架構以進一步允許特徵尺寸縮放。在 FinFET 中，溝道的三個側面被柵電極包圍。透過增強溝道電荷的柵極可控性，在更小的佔位面積上實現了改進的效能、減少的漏電流和柵極長度的縮放。由於這些優勢，FinFET 允許從 14 奈米及以上的技術成功擴充套件。

GAAFET：

然而，工作電壓的進一步縮放一直極具挑戰性。為了克服這一限制，引入了在通道的所有四個側面都具有柵極電極的全柵極 （GAA） 電晶體。這允許在降低執行功率的情況下顯著提高效能，從而推動新的基於 CMOS 的技術的發展。

GAA可提高電晶體效能（圖源：三星）

在PPA提升方面，與三星5nm工藝相比，其第一代3nm GAA工藝可以使晶片功耗降低45%，效能提升23%，面積減少16%；而未來第二代3nm工藝則使功耗降低50%，效能提升30%，芯片面積減少35%。

GAA結構大幅度增強了柵極的控制能力，能夠讓電晶體繼續縮小下去而不漏電，在不改進光刻技術的情況下增加電晶體密度，這也是延續摩爾定律的關鍵所在。

02先進封裝

當透過縮小電晶體特徵尺寸實現的經濟學和效能推動力受阻後，

封裝技術成為摩爾定律的新拐點。

曾經，傳統封裝在半導體產業鏈中是個並不起眼的環節。隨著晶片更高整合度、良好電氣效能、較小時序延遲、較短垂直互連等的需求，封裝技術從2D封裝向更高階的2。5D和3D封裝轉變。

簡單來說，封裝能夠減少晶片間的凸點間距，增大凸點密度。整體的密度越大，實際上也代表著單位面積上電晶體數量越密。所以說，封裝雖然和摩爾定律沒有直接關聯，但卻又影響著摩爾定律的發展。

在摩爾定律發展趨緩的大背景下，透過先進封裝技術來滿足系統微型化、多功能化，成為積體電路產業發展的新趨勢。

具體來看，先進封裝的優勢一方面在於最佳化連線方式，實現更高密度的整合；另一方面，更容易地實現異構整合，即在同一個封裝內整合不同材料、線寬的半導體晶片和器件，從而充分利用不同種類晶片的效能優勢以及成熟製程的成本優勢。

其中，WLP（晶圓級封裝）、SiP（系統級封裝）、3D IC以及Chiplet等是當前業內主流的先進封裝型別。

WLP：

晶圓級封裝與傳統封裝不同點在於切割晶圓與封裝的先後順序。傳統封裝工藝步驟中，封裝要在裸片切割分片後進行，而晶圓級封裝是先進行封裝再切割。晶圓級封裝能明顯縮小晶片封裝後的大小，契合了消費類移動裝置對於內部高密度空間的需求。此外還能提升了資料傳輸的速度與穩定性。

晶圓級封裝

SiP：

SiP可與SoC晶片相對應，SiP與SoC的本質區別在於功能分塊的實現方式不同。SoC晶片是從設計角度出發，將系統所需的功能區高度集中到一顆晶片上，功能的實現透過IP核實現；而SiP是從封裝的角度出發實現功能分割槽和系統整合，具體來看，SiP是將多個具有不同功能的有源電子元件、無源器件及其他器件構成一個系統或子系統，並將多個系統組裝到一個封裝體內部，使其成為一個可以實現一定功能的單體封裝件。

3D IC：

透過3D堆疊技術可以擴大晶片的容量、提升傳輸頻寬，同時由於堆疊中引線的減少，大大降低了消晶片中因資料傳輸造成的不必要的能量損耗。當前，隨著高效能運算、人工智慧等應用興起，加上用於提供多個晶圓垂直通訊的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和儲存器開始採用3D堆疊技術。

Chiplet：

Chiplet是將單顆SoC晶片的各功能區分解成多顆獨立的晶片，並透過封裝重新組成一個完整的系統。與SoC晶片相比，採用Chiplet模式的優勢有：單顆芯片面積較小，可提高製造良率；可實現異構整合，Chiplet的本質是矽片級別的IP複用。

我們重點來介紹一下當前業內火熱的Chiplet，這一技術通常被稱為“粒芯”或“小晶片”，它將複雜功能進行分解，然後開發出多種具有單一特定功能，可互相進行模組化組裝的“小晶片”。

簡單來說，Chiplet技術就是像搭積木一樣，把一些預先生產好的能實現特定功能的晶片裸片（die）透過先進的整合技術封裝在一起，形成一個系統級晶片（SoC）。從這個意義上來說，Chiplet就是一個新的IP複用模式，未來以Chiplet模式整合的晶片會是一個“超級”異構系統，可以為AI計算帶來更多的靈活性和新的機會。

基於Chiplet的SoC

摩爾定律如果繼續依靠傳統的“微縮”路線從經濟上來說其實已經難以為繼，單個晶片上整合更多的電晶體雖然從技術上來說依然可行，但成本已經大到無法接受。其中，先進製程的良率問題是讓流片成本居高不下的主要因素之一。

因此，將大裸片“切”成Chiplet是有效提升單個晶圓良率的必由之路，也是讓摩爾定律可以持續的主要方法之一。Chiplet技術不但可以提升良率，還可以透過複用成熟的Chiplet進一步降低設計成本和風險，讓單顆晶片內部電晶體數量持續增加的同時成本依然可以接受。

Chiplet給全產業鏈提供了新的發展機遇：

· 晶片設計企業能夠透過利用“矽片級IP”減少流片費用，降低晶片設計門檻；

· IP授權商有升級為Chiplet供應商的機會，從而提升IP的價值並有效降低晶片客戶的設計成本，縮短研發週期，從而加速晶片Time to market 時間；

· 晶片製造與封裝環節標準化程度大大提升，能夠透過增設定製化服務以Chiplet取代傳統ASIC模式，降低生產驗證週期，提升晶圓廠和封裝廠的產線利用率；

· 標準與生態方面，Chiplet的普及將提高全產業鏈的標準化程度，有望建立起可互操作的元件、協議和軟體生態。

截至目前，已有許多半導體業者採用Chiplet方式推出高效能產品。

包括英特爾、AMD、華為在內的多家晶片巨頭企業都曾表明或已經在產品中匯入Chiplet設計。AMD今年3月推出了基於臺積電3D Chiplet封裝技術的第三代伺服器處理晶片；蘋果也推出了採用臺積電CoWos-S橋接工藝的M1 Ultra晶片。

同時，地平線、壁仞科技等本土大算力晶片公司也表達了對Chiplet的興趣或推出了相關產品；芯原和芯動科技等IP供應商已推出實質的介面IP，對Chiplet躍躍欲試。

據Omdia預計，2024年Chiplet市場規模將達到58億美元，2035年則將超過570億美元，Chiplet市場規模將迎來快速增長。

包括Chiplet在內，前後道頭部廠家紛紛搶灘，先進封裝成了必爭之地。

其中，臺積電從CoWoS、InFO到SoIC，已經累積豐富的先進封裝經驗，形成了3D Fabric平臺。透過繫結先進製程，提供先進製程代工到先進封裝的一條龍服務，主要產品類別為HPC高效能運算與高階智慧手機晶片。

Inter晶片

英特爾發展先進封裝技術為Intel IDM 2。0策略中關鍵的一環，陸續推出了2。5D封裝的嵌入式多晶片互連橋接（EMIB）技術、3D堆疊的Foveros技術，以及整合2。5D與3D封裝的共嵌入式多晶片互連橋接Co-EMIB技術。

儲存大廠三星能提供儲存晶片堆疊異構整合封裝服務，包括其在2020 IWLPC中展示的儲存晶片堆疊（Memory Stack）異構整合技術，以及其“X-Cube”3D封裝技術，包含把儲存晶片與其他晶片整合，以及矽穿孔、微凸塊等關鍵技術。

回看國內，本土封測頭部廠家透過自主研發和兼併收購，已基本形成先進封裝的產業化能力，並在關鍵技術上（如Bumping、Flip-Chip、TSV和2。5D/3D堆疊技術等）實現了與國際領先企業對標的能力。以長電科技、通富微電、華天科技為代表的國內企業在推進高階先進封裝技術更加成熟的基礎上，繼續提升BGA、PGA、WLP和SiP等先進封裝形式的產能規模。

03裝置：0。55 NA EUV光刻機

回望摩爾定律發展歷程，讓電晶體溝道進一步縮短，突破物理極限也曾先後經歷多個瓶頸。其中，裝置的物理限制就是其中的重要因素之一，到193nm節點以後，受到光刻技術限制，在45nm-32nm節點下產生了浸沒工藝，16nm-10nm下產生了多重曝光工藝，7nm以後則引入了極紫外線（EUV）工藝。

隨著EUV光刻被引入大批次製造，光刻技術路線圖經歷了“驚人的推動”。

EUV光刻機巨頭ASML表示：“我們認為當前版本的EUV將可擴充套件到2nm，甚至可能更遠的節點，但要超越這一點，將需要下一版本的EUV光刻機，具有高數值孔徑的EUV和系統平臺。”

目前，最先進的晶片是5/4nm級工藝，使用的是ASML的Twinscan NXE：3400CEUV光刻系統，具有0。33數值孔徑（NA）光學，提供13nm解析度。但隨著工藝節點的不斷演進，不斷逼近物理極限的電晶體加工早已讓現有的光刻技術“不堪重負”，縮放效應遇到了元件物理的瓶頸。

對於3nm後的節點，ASML及其合作伙伴正在研究一種全新的EUV工具——Twinscan EXE：5000系列，具有0。55 NA（High-NA）透鏡，能夠達到8nm解析度，可以避免3nm及以上的多圖案。High-NA不僅需要新的光學裝置，還需要新的光源，甚至需要新的晶片來容納更大的機器，這將需要大量的投資。

圖源：ASML

據ASML訊息，0。55NA的新一代EUV光刻機將於2024年交付。

此外，ASML 首席技術官 Martin van den Brink 認為，經過數十年的光刻技術創新，高數值孔徑 EUV可能會成為終點。

電氣電子工程師學會發布的最新《國際裝置和系統路線圖》也顯示，EUV的潛力將在2028年前後被挖掘殆盡，看不見EUV的替代者。

光學技術，未來一片“烏雲”，以電子束光刻和X射線光刻為例，雖然可以製造更小尺寸的結構，但這項技術美國、歐洲、中國多個團隊搞了很多年，都無法應用在大規模生產中。

可以說，

EUV之後再無光刻。

雖然EUV光刻或將走到盡頭，有幸的是，材料依舊有可挖掘潛力。

04矽光晶片

其中，矽光技術就是延續摩爾定律的發展方向之一。目前的半導體行業面臨著製程工藝的瓶頸，隨著先進製程往3nm、2nm推進，電晶體尺寸已逼近物理極限，國內外半導體龍頭大廠紛紛尋找“出路”。目前來看，矽光技術是未來路線之一。

所謂矽光技術，是以矽和矽基襯底材料作為光學介質，透過CMOS相容的積體電路工藝製造相應的光子器件和光電器件，並利用這些器件對光子進行發射、傳輸、檢測和處理，以實現其在光通訊、光互連、光計算等領域中的實際應用。

矽光技術的核心理念是“以光代電”，採用光子代替電子訊號傳輸資料，將光學器件與電子元件整合至一個獨立的微晶片中，大大提升晶片之間的連線速度。後摩爾時代，光子晶片因其功耗低、低時延、具有高運算速度，且不易收到溫度、電磁場和噪聲變化的影響等優良特性，而被業界寄予厚望。

從製造工藝上來看，光子晶片和電子晶片雖然在流程和複雜程度上相似，但光子晶片對結構的要求較低，一般是百奈米級。因此，光子晶片降低了對先進工藝的依賴。

阿里達摩院釋出的2022十大科技趨勢中，矽光晶片是其預測的趨勢之一。隨著雲計算與人工智慧的大爆發，矽光晶片迎來技術快速迭代與產業鏈高速發展。達摩院預計未來三年，矽光晶片將承載絕大部分大型資料中心內的高速資訊傳輸。

華西證券認為，在後摩爾時代，矽光技術成為降低I/O功耗、提升頻寬的必要措施。矽光子是確定性的技術發展趨勢，海內外巨頭公司瞄準矽光賽道收併購頻發。目前矽光領域併購集中在通訊領域，在非通訊市場的增長空間巨大，後續基於矽光的鐳射雷達、可穿戴裝置、AI光子計算等領域會相繼爆發。

在此趨勢下，矽光技術呼聲漸漲，越來越多的企業進入矽光晶片的賽道。據市調機構Yole預估，矽光子模組市場將從2018年的約4。55億美元，增長到2024年的約40億美元，年複合成長率達44。5%。

05其他材料

新材料對於製程技術的發展十分重要，製程密度越高，其承受的量子物理現象也就越難掌控，而更重要的是，電晶體設計必須讓電子以設計者想要的方向跑，

傳統的矽其實在微縮的過程中已經遇到過很多問題。因此，隨著摩爾定律逐漸失效，尋求矽以外的替換材料成為行業的一大方向。

臺積電和美國麻省理工學院開發了

金屬鉍

的應用，有望解決半導體材料高電阻、低電流的問題，是臺積電1nm工藝實現突破的關鍵一步。

首先由麻省理工學院團隊發現在二維材料上搭配半金屬鉍的電極，能大幅降低電阻並提高傳輸電流；隨後臺積電技術研究部門將鉍沉積製程工藝進行最佳化，臺大團隊並運用氦離子束光刻系統將元件通道成功縮小至奈米尺寸，終於獲得這項突破性的研究成果。

臺大電機系暨光電所吳志毅教授說明，這項研究發現，在使用鉍為接觸電極的關鍵結構後，二維材料電晶體的效能不但與矽基半導體相當，又有潛力與目前主流的矽基製程技術相容，實有助於未來突破摩爾定律的極限。雖然目前還處於研究階段，但該成果能替下一代晶片提供省電、高速等絕佳條件，未來可望投入人工智慧、電動車、疾病預測等新興科技的應用中，民眾都能受惠。

此外，

碳奈米管

也被看作一個有希望的替代品。碳奈米管具有加工溫度低、工作速度快、功耗低、更易實現三維異構整合等優勢，有可能成為後摩爾時代積體電路的顛覆性技術之一。國際半導體技術路線圖很早就認為，碳奈米管是未來最理想的電子學材料。

而今年3月，清華大學積體電路學院教授任天令團隊以單層

石墨烯

作為柵極，打造出了一種“側壁”電晶體，創下了0。34nm柵極長度的紀錄。

電晶體作為晶片的核心元器件，更小的柵極尺寸能讓晶片上整合更多的電晶體，並帶來效能的提升。此項紀錄原有的保持者是斯坦福大學在2016年用碳奈米管造出1nm柵極長度電晶體。任天令指出，

這可能是摩爾定律的最後一個節點。在未來，人們幾乎不可能製造小於0.34nm的柵極長度。

另一邊，美國普渡大學的研究人員還找到了另一種方法：

將原子層沉積技術用於氧化銦基電晶體，

開發出面積更小、效能更高的電晶體的方法。

可以看到，隨著矽基半導體已逼近物理極限時，世界各地的研究人員都在不斷尋找延長摩爾定律的新材料和新方法。

雖然已取得一些收穫，但大部分新技術都還存在一定的技術難點，取代矽成為新興半導體材料一事，目前來看還處於“只聽樓梯響，不見人下來”的階段。

06結語

2015年，摩爾定律50週年之際，早已退居幕後的戈登·摩爾接受採訪時直言：“摩爾定律不會永遠持續下去。”

這不難理解，因為摩爾定律從來不是什麼自然規律，不是什麼物理定律，甚至用摩爾自己的話說，他最初投稿給《電子學》雜誌時候，認為這個雜誌就是一個沒人看的刊物，而這個定律只是他根據自己的經歷隨便推測的一個趨勢。

摩爾定律後來真正成為晶片行業的“定律”，其實是因為它定義了這個行業的商業成功與技術進步之間的關係。歸根結底，我們對摩爾定律的著迷從來都不是電晶體的密度，對於大多數人而言，摩爾定律更多的是關於我們對技術進步的期望。

因此，不管未來是否仍繼續遵循摩爾定律，晶片行業發展的最終落腳點仍是在有限的空間中實現更強的效能和更低的功耗。

這也是上述產業鏈各界不斷探索各類新技術、新方法的初衷，是積體電路行業著眼於半導體結構、裝置、材料和工藝，關注封裝互連技術對電晶體的影響，以及不斷有新技術湧現出來，致力於未來破局的關鍵。

如果大家都相信摩爾定律能夠發展下去，那麼它或許仍然能夠以一定的節奏延續。

如果摩爾定律已走到盡頭，但我們非常想要它，我們還會找到一個新的“摩爾定律”。

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